孟苏祥，杨 华，张 瑛
1.南京邮电大学电子与光学工程学院、柔性电子（未来技术）学院，江苏 南京210023
2.南京邮电大学集成电路科学与工程学院，江苏 南京 210023
逐次逼近型模数转换器（Successive Approximation Register ADC，SAR ADC）利用二进制电容阵列充放电达到对输入信号的逐次逼近量化［1］，其精度主要取决于比较器与电容阵列设计是否理想，想要精度高，电容的失配与寄生就要越小［2］；
受制于SAR ADC 的工作原理，若想实现ENOB 在10 bit 以上，必须解决电容失配以及比较器失调电压的问题［3］。因为SAR ADC 是通过切换不同标称值电容阵列开关来实现比较器两端电压变化，从而对Vin量化，所以随机的电容失配会使ADC 产生严重的非线性失真［4－8］，同时微小的失调电压又会对电容校准产生相当大的影响，因此设计一种校准算法至关重要［9－11］。
叶圣兴［12］采用最小均方根LMS 算法，对电容失配进行不断迭代，通过添加扰动信号来更新电容权重，实现ADC 的校准，但权重更新过程需要复杂计算，采样速率受到限制。符土建［13］对处于亚稳态的比较器注入伪随机PN 码，对SAR ADC 失配进行校准，但其校准需要不断进行迭代，影响ADC 速率。许卫明等［14］在传统电容阵列中引入RC 电路组成混合结构，实现比较器失调自校准，但其额外添加的RC电路极大地限制了ADC 的速率。
本文提出一种模拟前端校准与数字后端校准相配合的模数混合校准技术，利用补偿电容阵列对失调电压进行模拟补偿，余下失调电压以及电容失配量复用低位电容阵列逐次逼近产生失调与失配码，供数字后端对正常转换数字码进行高精度补偿，无需考虑算法不收敛的问题，相比LMS 算法、伪随机码校验以及RC 结构电路校准技术，本文提出的技术具有更高的转换速率，同时效率也更高。
1.1 失调电压校准
传统比较器失调校准结构如图1 所示［15］，失调电压采样阶段s1 闭合，s2 打开，C1、C2存储电荷量为
图1 传统比较器失调校准
失调电压量化阶段s1 关断，s2 打开，此时C1、C2电容满足
由于采样阶段与量化阶段电荷量保持不变，所以有
输出只与输入信号、共模电平以及电压增益有关，与失调电压无关；
但如果VcmAV很大可能会导致比较器输出饱和，将无法补偿失调电压。
1.2 电容失配校准
传统电容失配校准通过硬件增设校准电容阵列，校准模式下通过开关切换低位电容阵列来对高位待校准电容失配情况量化，得到高位电容失配量，通过利用校准电容阵列来补偿高位电容值的失配，这种方法不仅增加电路功耗，而且补偿精度较低。
本文所提出的具有3 段二进制电容阵列结构的SAR ADC 电路如图2 所示。
图2 SAR ADC 模数混合校准模型
在图2 中，Cal电容阵列用于对失调电压进行模拟“粗”补偿，Cmsb、Clsb部分用于模数转换器正常AD工作，通过桥接电容Cb将Clsb电容权重降低，Clsb内部的Cdl用来配合Cb，使MSB 到LSB 电容权重呈二进制过度，Ctail作为尾电容用来配合电容失配量化。
通过开关切换过程中电容极板电荷总量不会变化，可以推导出Cmsb、Clsb电容阵列权重分别为
其中
2.1 失调电压量化
图2 中在高位段引入了校准电容Cal，通过设置校准电容的开关状态，首先模拟补偿一部分Vos的值，模拟校准流程如图3 所示。
图3 SAR ADC 模拟校准Vos流程
剩余失调电压使用LSB 部分通过SAR 逻辑逐次逼近量化，输出数字码供后端数字补偿，这可以实现对较大的失调电压的校准。
切换Cal电容阵列开关，抵消一部分Vos，分别记录比较器输出结果数据为OSI［1：k］；
模拟前端校准完成之后剩余的Vos残差称为ΔVos。
ΔVos通过LSB 部分开关切换进行逐次逼近，产生失调电压数字码Doff［m＋1：m＋n］，用来量化ΔVos。
2.2 电容失配量化
由于MSB 电容阵列权重值较大，根据MSB 侧电容权重式（7）可知，MSB 电容阵列微小的电容失配量也会产生较大的误差，因此将权重较小的LSB部分作为理想电容阵列对待，只需要对MSB 大电容阵列进行校准即可。
高位电容权重对应的推挽电压值等于所有低位电容权重推挽电压值之和，即
电容校准从Cmsb＿m开始，若校准P 端CP＿msb＿m电容失配，采样阶段令N 端电容开关全部接Vref，P 端LSB 电容阵列开关全部接DVSS，其余电容开关接Vref，Clk开关闭合，量化阶段，Clk断开，随后P 端LSB电容开关切换至Vref，CP＿msb＿m电容开关由Vref切至DVSS，同时将模拟校准失调电压得到的OSI［1：k］数据注入P、N 端Cal校准阵列开关状态以抵消Vos。此时比较器两端压差为
其中ΔCP＿msb＿m为CP＿msb＿m的失配量。
通过LSB 理想电容阵列对ΔV逐次逼近，产生P 端CP＿msb＿m电容校准码QP＿m［m＋1：m＋n］，其余电容按此方法逐次量化产生对应电容校准码供数字端补偿校准，令P、N 端MSB 电容校准码分别为QP＿x［m＋1：m＋n］与QN＿x［m＋1：m＋n］。
2.3 数字补偿
ADC 正常工作时，通过采样开关KP／N＿msb＿1接Vip／n以此对输入信号进行采样，采样结束时将Clk断开，随后KP／N＿msb＿1电容开关由Vip／n切换至Vref，同时将模拟校准失调电压得到的OSI［1：k］数据注入P、N 端Cal校准阵列开关状态用以抵消Vos。此时V＋与V－分别为
控制KP／N＿msb＿1～m以及KP／N＿lsb＿m＋1～m＋n开关切换，利用SAR 逻辑逐次逼近，产生最终量化输出数字码D［1：m＋n］。
无失调电压与电容失配时输入模拟信号还原为
若考虑失调电压及电容失配，则D［1：m＋n］叠加了ΔVos产生的折算到模拟采样输入端误差V1，以及开关切换过程中电容失配折算到模拟输入端误差电压V2，利用Doff［m＋1：m＋n］、QP／N＿x［m＋1：m＋n］可得误差电压为
将V1与V2折合入Vip－Vin（式（17））可得最终补偿数字输出码。
本节采用MATLAB 对12 位SAR ADC 电路进行行为级建模仿真，以验证所提出的校准电路和算法的有效性。令图3 的SAR ADC 模数混合校准模型中K＝6，M＝6，N＝6，单位电容Cu＝5 F，Cal＿1～K＝24～2－1Cu，CP／N＿msb＿1～m＝26～21Cu，Clsb＿1～n＝24～2－1Cu，Ctail＝2－1Cu，Cdl＝28Cu，采样频率设置为fs＝80 MHz，根据40 nm CMOS 工艺文档，MIM 电容失配量级在0.005%～0.09%之间，且随电容面积增大，失配比降低，因此蒙特卡洛仿真中MSB 电容失配与比较器失调电压设置情况如下：CP＿msb＿1～7分别失配0.011 2%、－0.038%、0.035%、0.070 6%、－0.008 23%、－0.012%、0.040 3%，CN＿msb＿1～7失配－0.025%、－0.02%、0.047%、0.094%、0.010 49%、0.011 1%、－0.027 4%；
失调电压设置为Vos＝1 mV。
输入满摆幅19.980 5 MHz 的正弦信号，同时对输出12 位数字码进行4 096 点DNL 与INL 分析，图4 给出了校准前的结果，校准前DNL 最大值为1.62 LSB，INL 最大值为2.25 LSB，图5 给出了校准后的结果，校准后DNL 最大为0.51 LSB，INL 最大为0.65 LSB。
图4 校准前DNL 与INL
图5 校准后DNL 与INL
同时在同一组失配情况下对校准前后输出12 位数字码进行4 096 点FFT 分析，校准前后结果分别如图6、7 所示，校准使SNDR 从58.189 dB 提升至73.284 dB，ENOB 由9.374 bit 提升至11.881 bit。
图6 校准前FFT 分析
图7 校准后FFT 分析
表1 给出了本文校准前后SAR ADC 性能参数，同时对比了国内外12 bit SAR ADC 校准算法，其中文献［4，7，10］分别采用不同的数字校准模式，通过复杂数字算法迭代，以牺牲面积与速度来换取ADC性能提升。通过对比，本文提出的模拟前端与数字后端混合校准算法，可以很大程度上减小数字后端工作量，同时配合模拟前端校准得到误差码，只需对误差码进行简单数字后端逻辑处理，不存在收敛性问题，使整体ADC 的性能指标大幅度提高。
表1 数码混合校准前后对比
本文设计了一种SAR ADC 的模拟前端校准与数字后端校准相结合的校准算法，模拟校准电容阵列结构的设置可以补偿大幅度的失调电压，同时通过高效率复用Clsb电容阵列进行简单SAR 逻辑开关切换得到误差校准码，供数字后端补偿，有效提高了SAR ADC 的转换精度。仿真结果表明，采用本文提出的校准方法，存在比较器失调与电容失配的12 位SAR ADC，其INL 与DNL 相比校准前分别提高1.6 bit与1.1 bit，有效位数提高2.5 bit，SAR ADC 综合性能得到了大幅度提高。
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