陈 晗，赵 雷,*，秦家军，李 荘，蔡永康，郭东磊，安 琪
(1.中国科学技术大学 核探测与核电子学国家重点实验室，安徽 合肥 230026；
2.中国科学技术大学 近代物理系，安徽 合肥 230026)
低增益雪崩探测器(low-gain avalanche detector, LGAD)是一种新型的硅基半导体探测器，因其同时具有高时间精度和高空间分辨能力，因而成为了粒子物理实验中的新研究热点[1-4]。近年，大型强子对撞机(large hadron collider，LHC)计划通过一系列升级提升其亮度，使之能更有效进行粒子物理实验，但亮度升级将带来大量的堆积背景事件，为重建带来困难。为应对堆积带来的挑战，LHC中的ATLAS和CMS实验团队提出利用LGAD在时间和空间上的高精度分辨能力，对不同的对撞粒子进行区分，从而使对有效事件的重建更准确[5-8]。中国科学技术大学作为ATLAS实验的合作单位之一，正在开展LGAD的研究与测试工作；
相应的中国科学技术大学物理电子学团队正在进行LGAD读出电子学的相关研究工作[9-10]，并基于分立器件构建了用于LGAD读出与测试的电子学系统[11]。考虑到LGAD高通道密度的特点，读出电子学的面积和功耗都受到了严格的限制，在未来的大规模实际应用中必须通过专用集成电路(application specific integrated circuit, ASIC)完成其高时间精度的读出，该ASIC需具有放大、甄别以及时间-数字变换(time-to-digital conversion, TDC)功能，为此，中国科学技术大学物理电子学团队正在进行用于LGAD读出的原型ASIC设计。该ASIC主要分两个部分：一是模拟前端部分，用于探测器信号的放大与甄别；
另一部分为TDC，负责高精度的时间测量并进行数字化输出。为此，需进行TDC电路设计，用于LGAD信号的高精度时间测量。这两部分的研究与验证工作分别独立进行，本文将介绍TDC的电路设计与测试，该TDC将采用双环型游标结构，以兼顾高时间分辨率、低转换时间和大动态测量范围的需求。
为满足时间精度的需求，需实现低于20 ps的量化步长，并达到好于10 ps的时间测量精度，此外，考虑到事例间隔的需求，TDC的转换时间应小于20 ns。而该TDC基于130 nm CMOS工艺设计，其有源型受控延迟单元的延时无法直接满足20 ps量化步长的需求，因此采用游标TDC作为其基本技术路线[12]，利用延迟单元的延时差作为量化步长完成时间的量化。但游标结构实现精细化的量化步长的同时，对延迟单元的数量和转换时间要求较高，因此，需进一步对其结构进行优化，以减小电路面积和转换时间。一般电路面积优化可采用环型结构；
而量化时间上的优化则可通过粗细结合的方式实现。基于上述思路，决定该TDC的基本结构为双环型游标TDC，如图1所示。
图1 双环型游标TDC的基本结构Fig.1 Diagram of dual-ring vernier TDC
该电路由两个环型的压控延迟链以及鉴相器阵列、计数器、头部电路等部分构成；
此外，为能以时钟为stop信号进行时间戳模式的时间测量，stop在进入游标链前会经1个使能电路，使得仅start到来后的第1个stop可进入到TDC。
该电路的工作原理如下：当信号到来时，经由链头部的或门电路与SR锁存器进入到延迟链，当延迟链上的信号到达第X级时，会反馈至链头部并进行reset操作，形成链上传播信号的下降沿；
而到达第N级时，会通过set操作形成链上传播信号的上升沿，构成循环。其中X需小于N的1/2，以确保信号传输至第N级之前，第X级处的信号已经被拉低，reset功能被释放。每个环型结构具有圈数计数器用于记录信号循环的次数；
作为冗余，两条延迟链的中部和尾部各有1个计数器，以确保可以获得正确的圈数。各延迟链中，在构成循环的第N级延迟单元后，仍连有若干个延迟单元作为冗余设计。此外，还有1个控制电路负责在量化完成后停止循环并将电路复位。
该结构实现粗细结合的原理如下：
若start信号到来后，尚未进入循环时，stop信号到来，这时两路信号将在各自的环型延迟链上传递，直到stop信号追上start信号。这种情况下两路信号经过的延迟单元数量相同，计数器值也相同，可得出start与stop的时间间隔为：
interval=(cycle_stopN+M)LSB
(1)
式中：interval为start和stop的间隔；
cycle_stop为stop链完整循环的次数(此处与start链完整循环的次数，即cycle_start，相同)；
N为每圈中延迟单元的数量；
M为最后1个不完整圈中stop追赶上start时所经历的延迟单元数量；
LSB为量化步长，即两条延迟链中单元延时的差值。由此表达式可见，该过程完成了时间间隔的细测量。
若stop和start的间隔较大，在stop到来前，start已完成了C次循环，耗时CTstart，其中Tstart为start链循环一圈所需的时间，而C最终将反映在start与stop链圈数计数器的差值上；
而后续的量化过程则与前一段中的描述一致，因此可得出start与stop的间隔为：
interval=CTstart+(cycle_stopN+M)LSB
(2)
C=cycle_start-cycle_stop
(3)
而该TDC的转换时间(stop到来与量化完成之间的时间间隔)取决于stop信号到来后需经历的游标延迟单元数量，因此最大转换时间为：
(4)
式中：Tcon为转换时间；
tfast为游标链中快速链的单元延迟时间。从上述各式可看出，该结构无需额外的残差传递电路便可实现以Tstart和LSB分别为粗、细量化步长进行粗细结合的时间测量，保证了大动态范围和低转换时间。
确定TDC的基本结构和原理后，需进行关键的单元电路的设计，包括压控延迟单元、鉴相器，以及用于为游标链提供控制电压的延迟锁相环电路(delay locked loop，DLL)设计。并在完成各单元电路设计后，构建完整的TDC芯片。
2.1 压控延迟单元
此处使用的是电流饥饿型反相器级联构成压控延迟单元，根据不同情况下的不同需求，共使用了两种不同的结构，如图2所示。多个延迟单元通过Vout和Vin的依次连接，构成压控延迟链；
为防止负载引起延时的变化，每级反相器的输出均通过1个输出驱动连接链外的负载。
控制电压VC用于控制上升沿的充电速度从而对延迟进行控制，而在下个反相器中，会通过NMOS输出1个快速的下降沿，完成信号整形。脉冲或时钟信号的双边沿经历的电路对称，因此该结构下信号双边沿延时的一致性很高。图2b中的电路结构由图2a中的电路演变而来，将用于延时调节的PMOS管的部分栅极接地，使其在不同的控制电压下均有较快的速度，降低延时对控制电压的敏感性，可减少控制电压噪声带来的抖动，但调节范围相应较小。而图2a的电路结构延时调节范围大，但相应的电压噪声带来的抖动也较大。图2a、b中延迟单元的延时与控制电压之间的关系分别如图3a、b所示，可见在控制电压为0时两者相同，但随控制电压的升高，图2a中的电路结构的延时增加更快。
图2 电流饥饿型压控延迟单元Fig.2 Current-starved voltage controlled delay cell
图3 单元延时与控制电压间的关系Fig.3 Relationship between delay per cell and control voltage
延迟单元间因工艺偏差导致的延时失配也是重要的性能参数，通过蒙特卡罗仿真可对不同速度下的单元延时失配分布进行估计，如图4所示，可清楚地看到延迟的时间越小，则其绝对涨落也更小。
在游标TDC中用于时间量化的是不同链中延迟单元间的延时差，而不是具体的延时，更小的延迟意味着更快的转换速度；
同时蒙特卡罗仿真也表明延迟小的情况下失配性能更优。而图2b的延迟调节范围可满足此处TDC对bin size的要求，因此使用该结构的延迟单元。
图4 不同速度下的单元延时失配分布Fig.4 Mismatch distribution of cell delay under different speeds
2.2 鉴相器
鉴相器用于判断两个数字信号边沿到来的先后顺序，一般通过数字单元电路实现，可分为线性鉴相器与Bang Bang(BB)鉴相器。线性鉴相器的输出不仅可标识边沿的先后，且输出脉宽正比于相位差，当输入信号的间隔非常小时，输出也非常小，如图5a所示。而BB鉴相器只输出边沿的先后关系，当输入的先后关系改变时，输出会发生突变，如图5b所示。实际应用中，还存在两者特性结合的鉴相器，其输出与相位差正相关，且在输入信号的先后关系发生改变时，输出会出现突变，如图5c所示。
图5 线性鉴相器与BB鉴相器的输入输出曲线Fig.5 IO curves of linear phase detector and BB phase detector
在TDC的时间测量过程中，只需判断先后即可。
BB鉴相器一般可通过SR锁存器实现，但在输入信号翻转时，常规SR锁存器的输出也会发生翻转。对于TDC来说，这会使鉴相数据的保持时间较短，不利于数据的读出。而对于DLL，则情况更严重，会导致1个时钟周期内的部分时间中，鉴相器的输出与需要的结果相反，如图6a所示。时钟相位差越大，相反输出的持续时间越长，这使其在DLL的鉴相反馈中不能直接用于电荷泵的控制，必须配合额外的电路。
a——基于与非门的常规SR型鉴相器；
b——经特殊优化后的SR型鉴相器图6 SR型鉴相器及输出波形Fig.6 SR type phase detector and its output waveform
考虑上述两种情况，对SR型的鉴相器进行了改动，通过增加两个由输入时钟控制的PMOS，限制翻转的发生，便使其更符合应用需求，其电路图如图6b所示，此图中还画出了输出驱动器，用于隔离鉴相器和输出驱动的负载，防止负载对鉴相的结果产生影响。经特殊优化后，输出状态会一直保持，直到输入信号均为0时复位。
通过蒙特卡罗方法对鉴相器的失调时间进行仿真，结果如图7所示。由失配导致的转变点改变的标准差低于2.5 ps，250次仿真的最大绝对偏差不超过6 ps。
图7 鉴相器失配仿真Fig.7 Mismatch simulation of phase detector
对于游标型TDC而言，其利用延时的差实现较小的bin size，但与此同时，双链会加大bin size的不一致性，因此游标型TDC的相对DNL一般较大。在这里目标实现20 ps以内的bin size，仿真中3.2 ps的分布标准差基本可保证当bin size>13 ps(约4倍标准差)时不出现失码情况。
2.3 DLL
游标TDC中需对两条延迟链的延迟进行控制，使其差值为设计所需的量化步长。对于游标TDC，两条链的控制电压可各由1个DLL产生，也可通过“延时差锁定”的方法直接对游标的步长进行控制[13]。第1种方法需两个DLL和两个控制电压，但只用于对延时差这1个量进行控制，存在资源浪费，一般在DLL有其他用途时进行复用；
而第2种方法可使电路结构更简洁。此外，由于是对延时差进行调节，可让其中的快速链始终以最高速度运行，这样可优化量化的转换时间，并减小延迟单元间的失配。
这种延时差锁定的DLL结构如图8所示，其包含1个常规的DLL，除可用于时钟分相等功能外，还将产生一对具有一定延迟的信号，送入延时差锁定电路中。经过若干级延迟单元后，在链尾处通过鉴相反馈使两者的边沿对齐，实现对延时差的锁定控制。
图8 具有延时差锁定功能的DLLFig.8 DLL with locked delay difference
未锁定时，为加快锁定速度，需较大的电荷泵出，而锁定后则需较小的泵出电荷以优化电压波动，为兼顾此二者，设计了图9所示的锁定检测电路，可根据锁定状态对电荷泵的电流进行调节。锁定检测电路基于一种特殊的反相器和基本门电路。这种特殊反相器具有很快的下降沿和很慢的上升沿。电路未锁定时，鉴相器会持续降低或提升控制电压，则图中两个反相器的输入端中会有一个长时间处于0的状态，反相器的输出为1，经过组合电路，判断为未锁定(LD =0，NLD=1)。但锁定后，鉴相器会在两种状态之间不断转换，两个反相器的输出均会放电到0而没有足够时间充电到1，此时为锁定状态。锁定后，电荷泵的充放电支路会被部分关闭，减小输出的电路，使控制电压的纹波性能得到优化。
图9 锁定检测电路与变流电荷泵Fig.9 Lock detector circuit and variable current charge pump
2.4 完整芯片
该TDC芯片的整体结构如图10所示。该TDC包含多个通道，共用1个DLL电路产生的控制电压。每个通道内有两个TDC，hit的前沿经边沿检测电路后进入到这两个TDC的start端口，而stop端口分别接系统时钟(经过stop使能电路)和hit信号的后沿脉冲，从而实现对hit信号的TOA以及脉宽(对于模拟前端甄别电路的TOT)测量。完成时间测量后，TDC的量化数据通过读出电路送至片外。
图10 TDC ASIC整体结构示意图Fig.10 Overall structure diagram of TDC ASIC
基于双环型游标结构，最终该TDC的核心电路中仅24级游标延迟链，尺寸约为240 μm×40 μm，在保证量程的情况下，优化了电路面积。
3.1 测试系统构建
该TDC包含TOA与脉宽的测量，其中TOA为事例信号在系统时钟周期中的相位，测试系统的整体结构如图11所示，其中TDC测试板的实物如图12所示。该测试系统需进行两类测试，一是TDC的时间精度性能测试，二是通过码密度方法进行TDC的非线性测试[14-15]。
图11 测试系统结构示意图Fig.11 Diagram of test system
图12 TDC测试板照片Fig.12 Photo of TDC test board
其中时间精度测试通常可使用延迟线法实现[16-18]，其概念如图13所示。该方法中功分器输出的两路信号源于同一输入信号，具有很高的相关性，即非常小的相对抖动，且不受信号源自身抖动的影响，因此输出结果之间的相对抖动几乎完全源于待测电路，从而可得出待测电路时间性能的准确结果。但该方法中双通道的时间差由功分器与待测电路之间的电缆长度差决定，无法进行细致、灵活的调节。
图13 延迟线测试概念图Fig.13 Diagram of cable-delay test
在LGAD信号读出中，更关心的是信号到来的绝对时间，即与系统时钟的相位关系，因此时间精度测试中没有使用上述延迟线方法，而是使用相位扫描的方法。即通过信号源输出相位固定的系统时钟与事例信号，这样每次TDC的输入时间间隔均固定，其输出的涨落则可反映TDC的时间精度。改变信号源输出信号之间的延迟，则可得到不同输入信号间隔下TDC的性能。下面以TOA测量为例，展示该TDC的测试结果。
3.2 TDC测试结果
首先通过TDC的进位位置可得出其平均bin size，随后使用码密度法对TDC的非线性性能进行标定。测试中coarse bin size(即start链循环1圈的周期)约2.5 ns，分172个(24个/圈×7圈)游标单元进行进一步的细时间量化，由此可得平均的游标量化步长为2.5 ns/172=14.53 ps。从这些数据可估计出游标链中慢速链的单元延时约为104 ps，而快速链单元延时约为90 ps，根据式(4)可得出该TDC的最大转换时间约15.5 ns，满足设计对转换时间的需求。
码密度测试的结果如图14所示，其DNL分布主要集中于(-0.5～0.5)LSB，与预期一致，DNL相对分布较离散，但未出现失码，而由于DNL基本为正负随机分布，因此INL没有出现非常大的偏差，主要在(-2.5～1.0)LSB之间分布。且在图中可见，码密度呈现明显的周期性，这是环型结构带来的结果。
图14 码密度测试结果与非线性Fig.14 Result of code density test and nonlinearity
然后进行TDC的时间精度测试。由于测试中没有使用延迟线法，因此TDC输出的结果中将包含来自信号源的系统性抖动。利用高时间精度的示波器可对信号源抖动的程度进行粗略评估，结果表明，信号源与示波器整体的时间抖动约2 ps(单独的信号源抖动将更小)，远高出设计中对TDC的性能需求，因此下面的结果中未剔除信号源贡献的时间抖动。测试结果如图15所示，可看出，在包含信号源贡献的抖动的情况下，TDC在10 ns的输入变化范围内，时间精度整体分布在4～9 ps，达到10 ps的设计需求。
图15 不同时间间隔下的时间精度Fig.15 Time precision with different time intervals
该TDC基于130 nm CMOS工艺，采用双环型游标结构，实现粗细结合的时间测量方式，兼顾了大动态范围、低量化时间和低面积消耗，并达到小于20 ps的时间量化步长。测试表明，在100 MHz的系统时钟下，该TDC可实现整体好于10 ps的时间测量精度，满足LGAD读出ASIC对TDC的性能要求，达到设计目标。
感谢中国科学技术大学的刘衍文教授、杨霄、李驰昊在本研究工作中给予的帮助。
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